次世代ネットワーク用高速メモリの設計。高速と低消費電力を両立する信号配線、電源配線の分析手法を研究。

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経験内容

  • 半導体(メモリ)
  • エンジニア

1.立場と役割:
次世代のテラビット級基幹ネットワークルータ用メモリLSIの設計において、技術責任者として設計、評価およびその指導を行った。
2.課題と問題点:
メモリ容量を従来比2倍としながら、従来品2個に対しチップ面積、消費電力を2割削減することが課題であった。
配線を太くすると面積や消費電力が増え、細くすると動作遅延やエレクトロマイグレーション(EM)による断線が起こる。高速性と高信頼性を両立させる設計の検証手段に問題があった。
3.技術的提案:
従来のEDAでは検証できない問題に対し、私は3種の提案を行った。
(1)回路、レイアウト一致検証(LVS)を階層化することで、大容量メモリを検証可能にする。
(2)レイアウト寄生素子抽出(LPE)後、電源供給パッドから全地点への合成抵抗を計算、グラフィカルに表示する。電源配線の迂回を容易に発見して修正、電源を均等に供給する。
(3)EM検証では全ての配線の電流密度計算が必要だが、LPEの実行結果は数GBとなり、回路シミュレータでは処理できない。シミュレータを用いずに全配線の時定数から電流を計算、長期運用中に断線する危険がある箇所を予測、修正する。
4.技術的成果:チップ面積、消費電力の削減目標を達成。安定した高速動作と長期保証にて、高信頼性の製品を実現させた。本製品は世界のインターネットキャリアで稼働し、グローバルなネットワーク基盤を支えている。

地域

東京都 小平市

規模

米国大手ネットワーク機器メーカーをクライアントとする

期間
2010年 〜 2013年頃

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職歴:(開示前)


大学院で誘電体の研究後、約25年間半導体メモリの設計に携わりました。 スパコン用高速メモリの研究で回路設計、評価技術を身に着け、その後はDRAMの大容量化に合わせ、並列コンピュータを使った回路シミュレータで設計能力を拡大させる手法を研究しました。 次に開発した次世代ネットワーク用メモリは現在も世界で使われています。 その後は第二種電気主任技術者の資格を取得し、ビルの高圧設備の技術責任者の経験を積みました。 現在は神奈川県の職業訓練指導員として後進の指導にあたっています。

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